Buzz
Mặc dù High-NA (0.55) EUV chỉ mới bắt đầu ra đời, nhưng ASML - nhà sản xuất thiết bị in litho EUV hàng đầu thế giới - đã bắt đầu nghiên cứu thế hệ tiếp theo.Theo nguồn tin từ tạp chí EE Times, đây là lần đầu tiên Hyper-NA (0.75) EUV được đề cập trong lộ trình sản phẩm của ASML. Người sáng lập công ty Hà Lan, Martin van den Brink, đã gây bất ngờ khi phát biểu tại ITF World: 'Để nhìn xa hơn, chúng tôi cần tiếp tục cải tiến hệ thống quang học của mình và phát triển Hyper-NA. Đồng thời, chúng tôi cũng đang tăng năng suất hệ thống (EUV hiện tại) lên tới 400 hoặc 500 wafer mỗi giờ (WPH)'.
Hyper-NA EUV và những thử thách
Về cơ bản, NA 0.75 vẫn đang trong giai đoạn nghiên cứu và phát triển. Thực tế là chưa có gì chắc chắn để nói về khả năng của nó, ngoài việc đối mặt với những thách thức vật lý cơ bản. Kurt Ronse, một giám đốc cao cấp tại IMEC - đối tác nghiên cứu hàng đầu với ASML suốt hơn 3 thập kỷ qua, mô tả các khó khăn mà họ phải đối mặt: 'Chúng ta có thể vượt qua mức 0.55 để lên 0.75, 0.85 hay không? Hyper-NA rõ ràng mang đến nhiều thách thức'.
Hyper-NA (HXE) xuất hiện lần đầu trong lộ trình sản phẩm của ASML 'Nếu bạn vượt qua mức 0.55, bạn sẽ nhanh chóng nhận thấy sự phân cực đang huỷ đi độ tương phản mà bạn cần. Bởi vì một trong những hướng phân cực cơ bản là sẽ huỷ đi nguồn sáng. Bạn sẽ cần thêm các bộ phân cực để ngăn chặn điều đó''Dần dần các công ty cũng sẽ bắt đầu tự nghiên cứu về Hyper-NA. Zeiss đã bắt đầu thiết kế mẫu thấu kính của riêng họ. ASML cũng đang từ từ mở rộng về Hyper-NA, mặc dù họ chưa bao giờ đưa nó vào lộ trình sản phẩm. Mọi thứ vẫn dừng lại ở NA 0.55. Ngay cả ở NA 0.55, lớp chặn quang đã rất mỏng. Với Hyper-NA, điều này sẽ còn tệ hơn nữa. Điều này sẽ đặt ra nhiều thách thức hơn cho quá trình khắc acid'
IMEC đã là đối tác nghiên cứu của ASML suốt hơn 3 thập kỷ qua
Do đó, mặc dù đã được nhắc đến, nhưng vẫn chưa có gì 'tốt' để nói về Hyper-NA. Điều duy nhất mà chúng ta có thể 'chắc' là ngay cả khi có nghiên cứu thành công, chi phí cho NA 0.75 sẽ rất đắt đỏ.
TSMC vẫn chưa cần High-NA
Trở lại với hiện thực, EUV thông thường (0.33 NA) và High-NA là những gì mà ASML đang cung cấp trên thị trường. Ngoài Intel, chỉ có vài tên như Samsung, Micron hay SK Hynix đang quan tâm đến hệ thống này của ASML. Tuy nhiên, TSMC lại không phải là một trong số đó.
Hệ thống High-NA đầu tiên trên thế giới được giao cho Intel
Một nguyên nhân khác là trình độ quét mẫu kép (double patterning - DP) của TSMC đã đạt tới mức thượng thừa. Cả Intel và Samsung đều không đạt được 'level' này, đó là lý do tại sao ở gần như cùng kích thước transistor, các con chip DP của Intel và Samsung không bằng của TSMC (nói cách khác, không phải là Intel hoặc Samsung kém cỏi, mà là TSMC vượt trội hơn).
Trong DP, vị trí đặt các tấm reticle/photomask phải cực kỳ chính xác để tránh tạo ra lỗi
Trong quá trình chuyển từ DUV sang EUV, hầu hết các công ty đều áp dụng DP (hoặc cao hơn) vì chùm sáng DUV không đủ mạnh để tạo ra các chi tiết transistor rõ ràng - cần phải quét 2 lần hoặc nhiều hơn để hoàn thiện các chi tiết này (SMIC cũng đang áp dụng phương pháp này vì không thể mua được dây chuyền EUV). Tuy nhiên, khó khăn của việc quét mẫu kép/nhiều lần là mỗi lần quét lại, vị trí wafer và reticle phải giống hệt như lần quét đầu tiên để tránh sai lệch chi tiết mạch in, gây mẻ góc.'Một yếu tố cực kỳ quan trọng trong DP là sai lệch góc đặt. Hai tấm in mẫu của bạn phải đặt rất chính xác. Intel muốn tránh xa vấn đề này. Sự khác biệt lớn giữa Intel (so với TSMC) là họ chưa thống trị kỹ thuật DP như TSMC. Do đó, họ lựa chọn giải pháp chùm sáng có độ phân giải cao như High-NA (thay vì EUV thông thường)'
Một số vấn đề phát sinh trong DP và cách xử lý, mất rất nhiều thời gian
Tất nhiên điều này không có nghĩa là TSMC sẽ không bao giờ sử dụng High-NA. Chỉ đơn giản là trong tương lai gần, công ty Đài Loan vẫn tuân thủ 0.33 NA. Họ cũng phải đối mặt với vấn đề làm thế nào để in ra những con chip lớn hơn giới hạn reticle hiện tại của High-NA. Thống trị DP cũng không đồng nghĩa với việc mọi thứ sẽ luôn tốt đẹp. Khi kích thước transistor càng nhỏ, nguy cơ hư hỏng càng cao. 'Nếu bạn vẫn tiếp tục DP, bạn sẽ phải làm lại mọi thứ hai lần. Kết quả cuối cùng sẽ là chi phí sản xuất cao hơn', Ronse bổ sung.
Dự kiến, High-NA sẽ đáp ứng nhu cầu sản xuất các vi mạch từ 2 nm cho đến 10 angstrom, thậm chí có thể là 7 angstrom. Nhưng sau đó, High-NA sẽ 'mệt mỏi'.
Tương lai mờ mịt sau High-NA
Mặc dù được đề cập, Hyper-NA hiện nay vẫn còn là một câu hỏi lớn. Mặc dù có thể giúp thu nhỏ transistor thêm vài năm nữa, nhưng làm thế nào để đạt được điều đó thực sự vẫn chưa rõ ràng. Việc áp dụng thêm các bộ lọc phân cực sẽ làm cho cấu trúc của các thiết bị này phức tạp hơn đáng kể. Điều này không chỉ làm tăng chi phí sản xuất của chúng lên nhiều lần mà chi phí vận hành cũng tăng lên đáng kể - bạn cần phải tăng công suất nguồn laser đầu vào để bù đắp các tổn thất trong quá trình truyền qua hệ thống kính. Độ bền của các thấu kính cũng sẽ giảm đi một cách đáng kể do công suất nhiệt tạo ra tăng theo lượng năng lượng mà chúng phải hấp thụ, và còn nhiều yếu tố khác nữa.
Hệ thống nanoimprint của Canon, nhưng công suất chỉ đạt 80 WPH
Tất nhiên, quang khắc không phải là phương pháp duy nhất để sản xuất chip. Chúng ta vẫn có những phương pháp khác như in chìm nano (nano imprint) hoặc in chùm electron (electron/proton beam lithography). Tuy nhiên, giới hạn của những công nghệ này là sản lượng rất thấp và tỷ lệ lỗi cao khi transistor ngày càng nhỏ hơn. Dù gần đây Canon đã giới thiệu hệ thống nano imprint mới cho phép in ra mạch tương đương với dây chuyền 5 nm, nhưng năng suất của nó vẫn thấp hơn đáng kể so với các hệ thống EUV mà ASML đang cung cấp (~ 80 WPH). Trong khi ASML vẫn liên tục cải tiến năng suất của các hệ thống EUV (kế hoạch từ 400 đến 500 WPH), thì 'cơ hội' cho Canon là rất thấp.
Và ngay cả khi chúng ta có thể thu nhỏ transistor hơn nữa, chúng ta vẫn đối mặt với một bức tường rất gần. “Anh không thể tưởng tượng được rằng có thể có mạch in chỉ dày 2 angstrom. Nó chỉ có 2 nguyên tử thôi. Đến một mức độ nào đó, mọi thứ phải dừng lại”.
Làm thế nào để kết tủa lớp vật liệu chỉ dày vài nguyên tử lên một tấm wafer là một vấn đề rất nan giải
Vào lúc này, việc sử dụng các vật liệu, nguyên tố khác là hầu như bắt buộc. Tấm wafer vẫn là silicon nhưng các mạch in sẽ phải được xây dựng từ các vật liệu khác. 'Có những vật liệu mới có độ di chuyển electron cao hơn (như SiO2). Tuy nhiên, việc đặt chúng lên tấm wafer là một thách thức lớn. Các nhóm nghiên cứu vẫn đang tìm cách để làm điều đó'.
'Chỉ còn vài thế hệ nữa, chúng ta sẽ phải tìm cách kết tủa chỉ một lớp vật liệu cực mỏng (vài phân tử) để các electron có thể di chuyển qua được. Điều cần thiết là có những thiết bị cực kỳ chuyên dụng để kết tủa chúng đồng đều trên toàn bộ tấm wafer. Hiện tại, chúng mới chỉ được sử dụng trong phòng thí nghiệm và chỉ có thể kết tủa một diện tích nhỏ. Cần phải có những công cụ kết tủa mới. Tương tự như vậy, việc in mạch lên các vật liệu này cũng sẽ gặp nhiều khó khăn hơn, do đó chúng ta cần có các kỹ thuật in mới. Tất nhiên, nền tảng của con chip vẫn là silicon'.
