Buzz
Trong năm nay, Intel đón nhận CEO mới và bắt đầu một kế hoạch kinh doanh mới, mở rộng khả năng sản xuất và mở cửa các nhà máy chế tạo chip bán dẫn để cung cấp dịch vụ sản xuất thương mại cho các đối tác, theo cách mà Samsung và TSMC đang thực hiện. Sáng nay, ngày 27/07, Intel đã truyền trực tuyến sự kiện Intel Accelerated, giới thiệu chiến lược nâng cấp CPU cho tương lai, không chỉ dành cho họ mà còn cho các đối tác khác. Đặc biệt, Intel đã công bố lộ trình phát triển chip bán dẫn của họ từ nay đến năm 2025:
Hướng dẫn để cạnh tranh với TSMC, cũng như bất kỳ fab nào khác
Đầu năm nay, CEO mới của Intel, Pat Gelsinger, đã công bố kế hoạch mang tên IDM 2.0, bao gồm ba yếu tố chính:- Xây dựng (tăng tốc phát triển tiến trình 7nm)
- Mở rộng (sử dụng TSMC để sản xuất một số mô hình CPU thương mại)
- Thương mại hóa (mở cửa các nhà máy chế tạo của Intel để phục vụ đối tác sản xuất chip)
Thay đổi tên cho quá trình sản xuất chip bán dẫn
Thay vì tiếp tục sử dụng đơn vị đo nanomet cùng với các tiến trình mới, Intel quyết định sử dụng con số để đồng bộ với tốc độ phát triển của ngành công nghiệp chip bán dẫn. Mặc dù mật độ transistor của tiến trình 10nm của Intel tương đương với tiến trình 7nm của TSMC, nhưng con số nanomet nhỏ hơn thường khiến thị trường nghĩ rằng có nhiều transistor hơn trên một diện tích wafer chip bán dẫn. Trong thời kỳ transistor 2D planar, con số nanomet vẫn mang ý nghĩa vật lý. Tuy nhiên, khi chuyển sang tiến trình sản xuất transistor 3D FinFET, 7 hoặc 5nm đôi khi chỉ phục vụ mục đích quảng cáo.Vì lý do này, Intel quyết định rằng sau tiến trình 10nm, họ sẽ không sử dụng khái niệm nanomet trong mỗi quá trình sản xuất chip bán dẫn trong tương lai gần:
Cụ thể hơn, thông tin được trình bày như sau:- 2020: Intel 10nm SuperFin (10SF). Quy trình sản xuất được sử dụng cho CPU kiến trúc Tiger Lake và GPU Xe-LP, với các sản phẩm như SG1 hay DG1.
- Nửa cuối 2021: Intel 7. Cụ thể, đây là 10nm Enhanced Super Fin. Từ giờ, các CPU như Alder Lake hay Sapphire Rapids sẽ được gọi là Intel 7, với hiệu suất tăng từ 10-15% so với kiến trúc 10nm Super Fin. CPU Alder Lake sẽ được đặt trong phạm vi kiến trúc Intel 7.
- Nửa cuối 2022: Intel 4. Đơn giản là quy trình 7nm của Intel có mật độ transistor ngang bằng với 7nm của TSMC. Intel thông báo rằng chip xử lý kiến trúc Meteor Lake sẽ sử dụng compute tile dựa trên quy trình này và hiện đang trong giai đoạn thử nghiệm. Intel kỳ vọng hiệu suất của chip Intel 4 sẽ tăng 20% so với Intel 7. Các sản phẩm tương lai như kiến trúc Xeon Granite Rapids sẽ được sản xuất trên quy trình này.
- Nửa cuối 2023: Intel 3. Hoặc có thể hiểu đây là quy trình 7nm+ của Intel, với đủ thông tin mới để coi là một quy trình mới hoàn toàn.
- 2024: Intel 20A. Thay vì gọi là Intel 2, họ sử dụng đơn vị đo Angstrom, mặc dù 20 Angstroms bằng 2nm. Quy trình chính là Intel 5nm. Họ sẽ chuyển từ transistor FinFET sang transistor Gate-All-Around gọi là RibbonFET. Kèm theo đó, công nghệ PowerVia cũng sẽ được công bố và áp dụng.
- 2025: Intel 18A. Intel dự kiến rằng đến năm 2025, họ sẽ áp dụng quy trình 18A để sản xuất CPU dựa trên máy EUV của ASML, được biết đến là thiết bị High-NA, sử dụng ánh sáng để khắc transistor một cách chính xác hơn nhiều. Intel cũng thông báo rằng High-NA, Intel 3 và Intel 20A sẽ là những giải pháp và quy trình mà họ cung cấp cho các đối tác để sản xuất chip bán dẫn.
Angstrom: Thời kỳ hậu nanomet, transistor xếp như những tòa nhà cao tầng
PowerVia đóng một vai trò quan trọng trong việc tạo ra các transistor được xếp chồng lên nhau theo chiều dọc, sử dụng phương pháp “backside power delivery” để tối ưu hóa năng lượng và truyền dữ liệu. Phương pháp này loại bỏ đường cấp điện đầu vào ở mặt trước của wafer chip bán dẫn. Không có PowerVia, không có RibbonFET và Intel 20A. Cấu trúc của công nghệ này bao gồm:- Ở phía dưới của wafer là đường cấp điện cho transistor.
- Ở phía trên của đường cấp điện là các lớp transistor RibbonFET được xếp chồng lên nhau.
- Ở đỉnh wafer silicon là các đường dẫn dữ liệu.
Trước đây, Intel đã giới thiệu chip xếp chồng mang tên Foveros. Công nghệ này sẽ là nền tảng cho việc phát triển Intel 20A, đưa định luật Moore vào một giai đoạn mới. Thay vì cố gắng giảm khoảng cách giữa các transistor trên một diện tích die silicon, việc xếp chồng chúng lên nhau sẽ tăng cường số lượng transistor, duy trì giá trị của định luật Moore.'Foveros 3D' là tên gọi của kỹ thuật mới, mô tả việc xếp chồng các thành phần 2D. Chi tiết hơn, một số thành phần của bộ vi xử lý sẽ được chia thành các chiplet nhỏ, sản xuất bằng các tiến trình khác nhau. Trong tiến trình Intel 20A, Foveros 3D sẽ có hai phiên bản sử dụng lần lượt:
- Foveros Omni sử dụng công nghệ xếp chip mới, tối ưu hóa kết nối dữ liệu và tương tác giữa các die chip bán dẫn, tạo ra thiết kế module tiện lợi. Dự kiến Foveros Omni sẽ ra mắt thương mại vào năm 2023.
- Bước tiến tiếp theo là Foveros Direct, chuyển từ kết nối copper-to-copper sang đường dẫn dữ liệu có trở kháng thấp. Nhờ Foveros Direct, Intel có thể sản xuất chip bán dẫn với khoảng cách giữa các transistor rất nhỏ, tăng mật độ đường dẫn để xếp thêm lớp transistor mới, một giải pháp mà công nghệ sản xuất hiện tại không thể đạt được. Cầu nối giữa các die được gọi là công nghệ EMIB (Embedded Multi-Die Interconnect Bridge), với nhiều lợi ích so với cầu nối copper-to-copper, như được thể hiện trong clip dưới đây:
Nếu Intel đạt được thành công và tốc độ nghiên cứu phát triển sản phẩm của họ đạt được mục tiêu đề ra, họ có thể một lần nữa tạo nên một cuộc cách mạng trong ngành chip bán dẫn. Điều này có vẻ như là khoa học viễn tưởng, khi con người dạy những hạt cát biết thực hiện toán học để phục vụ chúng ta.
Theo Anandtech, ArsTechnica
