Buzz
Gần đây nhất, chỉ hai ngày trước, tại hội thảo VLSI Symposium, Samsung đã công bố về những tiến bộ mới trong công nghệ gia công bán dẫn của họ. Công nghệ này, được gọi là BS-PDN, sẽ được áp dụng để giảm kích thước lớp cung cấp nguồn của die chip bán dẫn xuống mức 14.8% trong tương lai.Theo Samsung, họ đã thử nghiệm áp dụng công nghệ BS-PDN cho hai mẫu thiết kế chip ARM, giúp giảm kích thước của die chip lần lượt là 10.6% và 19%, đồng thời giảm chiều dài của hệ thống dây kết nối với die bán dẫn lên đến 9.2%.
Không chỉ Samsung, các nhà sản xuất chip trên toàn cầu như Intel và TSMC cũng đang nghiên cứu và áp dụng công nghệ Backside Power Delivery trong quá trình sản xuất chip. Samsung gọi công nghệ này là BS-PDN, còn Intel đặt tên thương mại là PowerVia. Mục tiêu của cả hai là giống nhau, mặc dù cách tiếp cận và nghiên cứu có thể khác nhau.Với công nghệ Frontside PDN hiện tại, các linh kiện bán dẫn trên một die silicon phải được sắp xếp trên mặt trước của wafer để tạo ra đường truyền dẫn từ nguồn cấp điện đến transistor. Thiết kế này, được sử dụng trong nhiều năm qua, đòi hỏi không gian chung cho cả hệ thống cấp điện và truyền dẫn tín hiệu, dẫn đến tăng điện trở và tiêu hao năng lượng.
Chuyển từ Frontside sang Backside Power Delivery hứa hẹn mang lại nhiều lợi ích, nhưng đến nay vẫn chưa được thương mại hóa vì một số nguyên nhân. Một trong những nguyên nhân chính là nguy cơ giảm độ bền của die chip bán dẫn, khiến lớp TSV (through-silicon via electrode) có thể bị tách ra khỏi lớp nền kim loại của chip. Để giải quyết vấn đề này, Samsung đưa ra ý tưởng giảm độ dày hoặc tăng diện tích của lớp TSV. Nghiên cứu về khả năng kết nối giữa lớp cấp điện và lớp truyền dẫn dữ liệu cũng cần được thực hiện trước khi công nghệ Backside Power Delivery có thể được áp dụng thành công.
Vào tháng 6 vừa qua, Intel đã công bố một sáng kiến mới kết hợp PowerVia, phiên bản Backside Power Delivery của họ, với thiết kế transistor RibbonFET. Mục tiêu của họ là tái giành lại lợi thế trong lĩnh vực sản xuất chip mà họ đã mất vào tay TSMC trong khoảng thời gian gần 10 năm qua.
Một trong những ưu điểm của Backside Power Delivery mà Intel nhấn mạnh, trong khi Samsung không đề cập, là giảm chi phí sản xuất. Độ dày của lớp kim loại M0 không cần phải quá mỏng như trước đây. Ví dụ, với tiến trình Intel 4, thay vì độ dày lớp kim loại là 30nm, họ có thể áp dụng độ dày là 36nm. Điều này giúp làm giảm chi phí sản xuất chip, một trong những bước quan trọng và đắt đỏ nhất trong quá trình sản xuất chip sẽ có chi phí tương đương giữa Intel 4 và Intel 7.
Lợi thế tiếp theo, cả Samsung và Intel đã chỉ ra, là cải thiện hiệu suất của chip bán dẫn. Giảm khoảng cách từ hệ thống cung cấp điện tới transistor sẽ giúp giảm thiểu tác động tiêu cực của hiệu ứng IR Droop. Khi điện trở giảm, hiệu điện thế dòng điện cấp cho transistor không giảm, giúp chip vận hành hiệu quả hơn. Bỏ hết dây cấp điện khỏi lớp truyền dẫn dữ liệu cũng giúp giảm thiểu nhiễu tín hiệu điện và tín hiệu dữ liệu, từ đó giúp các nhà phát triển tối ưu hóa hiệu suất của chip.
Samsung chỉ ra rằng, giới hạn của lớp silicon là giới hạn mà Intel từng đề cập trong quá khứ. Khi gia công chip bán dẫn trên cả hai mặt của tấm wafer bào silicon, die chip thành phẩm không bền. Do đó, cần thêm một lớp “carrier wafer” để đảm bảo sự ổn định trong quá trình vận hành.Intel dự kiến sẽ vượt trội hơn đối thủ 2 năm trong công nghệ Backside Power Delivery, với kế hoạch ra mắt sản phẩm thương mại vào năm 2024.
Trong tháng 6, Intel đã giới thiệu chip thử nghiệm Blue Sky Creek, có hai die với mỗi die chứa 4 nhân E core theo kiến trúc Crestmont. Với PowerVia và thiết kế tiên tiến trên tiến trình Intel 4, die chip 4 nhân E core chỉ có kích thước 33.2 mm2, vận hành ở xung nhịp 3 GHz và điện áp 1.1V. So với Frontside Power Delivery, Intel nhận thấy hiệu ứng IR Droop giảm 30%, xung nhịp tăng 6%, và không có sự khác biệt đáng kể về nhiệt độ và quá trình tản nhiệt so với các chip sử dụng Frontside Power Delivery.
Tổng kết
