Buzz
Trong tuần này, đại diện của TSMC đã xuất hiện tại hội thảo 2023 North America Technology Symposium, tổ chức tại Santa Clara, California, Mỹ. TSMC tiết lộ đường hướng chi tiết về tiến trình sản xuất chip xử lý cao cấp từ nay đến năm 2026. Sự kiện quy tụ hơn 1.600 đối tác và khách hàng.Hiện nay, TSMC đang sản xuất thương mại tiến trình N3, với đơn hàng chủ yếu từ Apple. Các chip A17 Bionic và M3 dành cho iPhone và MacBook sẽ ra mắt vào cuối năm nay và đầu năm sau. Dự kiến tiến trình N3E sẽ đi vào sản xuất thương mại trong nửa cuối năm nay.
Theo TSMC, với cùng lượng điện tiêu thụ, hiệu suất của chip N3 vượt trội hơn N5 khoảng 18%, và mật độ transistor dày hơn N5 khoảng 1.6 lần. Tuy nhiên, để sản xuất chip trên tiến trình N3, TSMC phải áp dụng kỹ thuật EUV double patterning, làm tăng chi phí sản xuất so với N5.
Quay lại với kế hoạch phát triển N3 và N2 của TSMC từ năm 2024 trở đi: - N3P: Tiến trình 3nm tiên tiến, dành cho các chip xử lý cao cấp. N3P cải thiện hiệu suất, giảm tiêu thụ điện và tăng mật độ transistor so với N3. So với N3, N3P tăng tốc độ xử lý 5%, giảm tiêu thụ điện và xung nhịp 5-10%, và mật độ transistor tăng 4%. Sản xuất thương mại từ nửa cuối năm 2024.
- N3X: Cải tiến, hướng đến thị trường HPC. Chip N3X, với điện áp 1.2V, có hiệu năng cao hơn 5% so với N3P. Sản xuất thương mại từ đầu năm 2025.
- N3AE: Sử dụng tiến trình 3nm, tạo ra chip xử lý cho ô tô với nhiều ứng dụng từ giải trí đến xử lý dữ liệu từ cảm biến tự động. N3AE sẽ trở thành N3A và sản xuất thương mại vào năm 2025.
Mỗi tiến trình mang đến ưu nhược điểm riêng, phù hợp với nhu cầu gia công chip bán dẫn:- Đối với thiết kế dựa trên tiến trình N3P, với khả năng tương thích tốt về sau, là sự lựa chọn chủ đạo của nhiều nhà sản xuất chip như Apple, Qualcomm, Nvidia, và AMD.
- N3X là lựa chọn lý tưởng cho Intel sản xuất chip Xeon, AMD cho dòng chip Epyc thế hệ mới, và Nvidia cho GPU chất lượng cao như H100 dựa trên kiến trúc Hopper. Đây là tiến trình hỗ trợ điện áp 1.2V, phù hợp cho các dự án doanh nghiệp với máy chủ có hệ thống làm mát công suất cao.
Chắc chắn rằng, các tiến trình dựa trên node N3 của TSMC sẽ đẩy nhanh phát triển và hoàn thiện kiến trúc chip xử lý dạng chiplet. Die xử lý chính sẽ được gia công trên tiến trình hiện đại, trong khi bộ nhớ và cầu nối I/O sẽ sử dụng tiến trình cũ hơn, giúp giảm chi phí và tăng tỷ lệ chip đạt chuẩn.
Tại sự kiện North America Technology Symposium, TSMC tiết lộ về tiến trình N2 của họ. Sử dụng thiết kế transistor GAAFET, hay nanosheet, tiến trình này mang lại hiệu năng mạnh mẽ, tiết kiệm điện và mật độ transistor tăng lên. GAAFET giảm dòng điện rò rỉ, cho phép tùy chỉnh linh hoạt để tăng hiệu suất hoặc tiết kiệm điện tối đa.
Đương nhiên, với chiến lược hướng tới tương lai, khi chất liệu silic không đáp ứng định luật Moore, TSMC đang nghiên cứu sử dụng chất liệu transition metal dichalcogenides hay carbon nanotube. Tuy nhiên, hiện tại, việc tối ưu hóa die chip silicon vẫn còn không gian để đạt hiệu quả tối đa.
Về khía cạnh hiệu năng, TSMC thông báo rằng tiến trình N2 sẽ tạo ra chip mạnh mẽ hơn N3 từ 10 đến 15%, với tiết kiệm điện từ 20 đến 25% ở cùng hiệu năng. Mật độ transistor tăng lên, giảm kích thước của SoC kết hợp nhiều dạng chip xử lý.
TSMC cho biết quá trình nghiên cứu tiến trình N2 và transistor Nanosheet đã đạt khoảng 80% hiệu năng kỳ vọng. Chip SRAM 256Mb hiện có tỷ lệ chip đạt chuẩn trên 50%. Tiến trình 2nm dự kiến bắt đầu sản xuất quy mô lớn vào năm 2025, để TSMC có đủ thời gian hoàn thiện tiến trình và kiến trúc transistor.
Năm 2026, N2P sẽ ra mắt với cải tiến đáng chú ý: Backside power delivery. Giải pháp này giống PowerVia của Intel hay BSPDN của Samsung. Lớp transistor xử lý logic sẽ được kẹp giữa lớp cấp điện và hệ thống truyền dẫn tín hiệu, giảm điện năng tiêu thụ và tăng hiệu năng xử lý của transistor.
Ở phía kia đại dương, Intel đang có cơ hội bắt kịp TSMC với hai tiến trình 20A và 18A. Intel 20A dự kiến sản xuất cuối năm 2024. Tuy nhiên, với quá khứ của Intel, việc phát triển tiến trình mới có thể là một thách thức.
Thông tin chi tiết về roadmap của TSMC cho hai tiến trình N3 và N2 đã được tiết lộ. Ngoài ra, TSMC còn chia sẻ về hai công nghệ khác của họ: CMOS RF và 3DFabric Advanced Packaging/Silicon Stacking. Với tiến trình N4PRF, TSMC có thể sản xuất chip CMOS thu phát tín hiệu sóng viễn thông và radio không dây với hiệu suất cao, hỗ trợ chuẩn WiFi 7, và tiêu tốn năng lượng thấp.
Trong khi đó, công nghệ 3DFabric của TSMC mang lại những lợi ích mới, chồng lớp die chip để đáp ứng nhu cầu trong tương lai.- Đóng Gói Tiên Tiến: Đáp ứng nhu cầu HPC của doanh nghiệp, TSMC sử dụng công nghệ CoWoS (Chip on Wafer on Substrate) để chồng 12 lớp bộ nhớ HBM lên một con chip, tăng diện tích xử lý mà vẫn giữ nguyên hiệu suất.
- Chồng Chip 3D: SoIC-P, phiên bản nâng cấp nhẹ của System on Integrated Chips, hỗ trợ chồng chip bán dẫn với chi phí thấp.
- Hỗ trợ thiết kế với 3Dblox 1.5, ngôn ngữ thiết kế mã nguồn mở, giúp giảm rào cản trong quá trình thiết kế chip xử lý 3D đa lớp.
