Buzz
Trong bài viết trước, chúng ta đã đề cập rằng dây chuyền bán dẫn tiên tiến nhất của Intel chỉ đạt hiệu suất 10%. Đây là một con số khá thấp, không đủ để tiến hành sản xuất đại trà. Tuy nhiên, hiệu suất thực sự lại là một chỉ số tương đối, phụ thuộc vào nhiều yếu tố, đặc biệt là kích thước của die chip. Trong bài này, chúng ta sẽ phân tích rõ hơn về con số này và những gì có thể xảy ra trong tương lai.
Một số mô hình phân bổ hạt lỗi trên wafer bán dẫn
Về vấn đề (1), chúng ta cần đề cập đến cơ học lượng tử và xác suất thống kê. D0 thực chất là sự phân bố đều tổng số hạt lỗi trên toàn bộ tấm wafer, nhưng không có nghĩa là các hạt lỗi sẽ luôn phân bố đều nhau với khoảng cách cố định như trong trường hợp Intel 18A (2.5 cm^2). Thực tế, một khu vực 2.5 cm^2 có thể có nhiều hạt lỗi, trong khi một khu vực khác lại có thể không có lỗi nào. Việc phân bổ hạt lỗi là ngẫu nhiên và có tính xác suất. Chúng ta có thể sử dụng các mô hình phân bổ từ mức "tệ nhất" (Poisson) đến "lạc quan nhất" (Seeds). Những mô hình này giúp dự đoán, tuy không chắc chắn tuyệt đối nhưng sẽ cho chúng ta cái nhìn sơ bộ về hiệu suất thực tế có thể đạt được.
Vấn đề (2) như đã đề cập trước đó, là kích thước của con chip. Điều này cũng tuân theo quy luật xác suất. Nguyên lý bất định cho rằng chúng ta không thể đồng thời xác định chính xác tất cả các thuộc tính của vật chất, ví dụ như vị trí và tốc độ. Kết quả của nguyên lý này là nếu diện tích càng lớn, khả năng có lỗi càng cao. Một diện tích nhỏ như 2 cm^2 sẽ ít khả năng gặp lỗi hơn so với một diện tích lớn như 5 cm^2 hoặc 10 cm^2. Nói đơn giản, chip càng lớn thì càng dễ gặp lỗi và ngược lại.
Với cơ học lượng tử, không gì là tuyệt đối
Vậy, tiến trình Intel 18A sẽ ra sao? Cách dễ dàng nhất để hình dung vấn đề này là sử dụng một công cụ chuyên dụng để mô phỏng hiệu suất bán dẫn. Một ví dụ là SemiAnalysis Die Yield Calculator, nơi bạn có thể tự mình kiểm tra.
Tuy nhiên, trước khi bắt đầu, bạn cần hiểu một số yếu tố cơ bản:
- Kích thước chip (Chiều rộng x Chiều cao) là kích thước mà bạn muốn sản xuất cho con chip của mình
- Giới hạn của reticle - mỗi quy trình lithography đều có một giới hạn về kích thước reticle/photomask. Bạn không thể tạo ra một con chip lớn hơn kích thước này (trừ khi sử dụng chiplet). Với EUV, giới hạn này là 26 x 33 mm
- Cự ly giữa các chip (Scribe) là khoảng cách tối thiểu cần thiết giữa các con chip. Khoảng cách này là cần thiết cho quá trình cắt chip sau khi xử lý xong wafer
- Hình dạng (Shape) và kích thước wafer (đường kính). Wafer thường có hình tròn với kích thước phổ biến từ 200 - 300 mm (mặc dù một số hãng vẫn sử dụng wafer nhỏ hơn, vì vậy cần phải tính toán hiệu suất)
- Mật độ lỗi (D0) như đã đề cập ở trên
- Lượng silicon mất ở rìa (Edge Loss). Bạn cần xem xét số liệu này vì các chip ở ngoài cùng sẽ bị mất một phần diện tích ở góc
- Mô hình hiệu suất hoặc phân bổ lỗi. Bạn có thể chọn mô hình tương ứng như Poisson, Murphy, Rectangular, Moore, Seeds
Với cùng kích thước die chip và hệ số D0, nhưng khác mô hình sẽ cho hiệu suất khác nhau
Nhắc lại một chút về hợp đồng gia công chip với Broadcom. Chúng ta thực sự không rõ công ty này yêu cầu Intel gia công chip với kích thước cụ thể nào. Tuy nhiên, các sản phẩm gần đây của Broadcom, đặc biệt là những sản phẩm liên quan đến AI, đều có kích thước rất lớn. Mẫu D XDSiP mới nhất của họ có tổng diện tích lên tới 6000 mm^2, với phần silicon logic lên đến 2500 mm^2 (phần còn lại là chip nhớ HBM)! Trước đó, OpenAI cũng đã thông báo rằng họ đã hợp tác với Broadcom để sản xuất chip AI do TSMC gia công. D0 của TSMC trên N7 và N5 khi mới ra mắt đạt 0.33 (hiện tại có thể chỉ còn 0.1). Bạn có thể thử nghiệm thêm nếu muốn.
Chip 6000 mm^2 của Broadcom
Điều quan trọng ở đây là không phải ai cũng cần những con chip quá lớn. Trừ những sản phẩm cao cấp, phần lớn các chip có kích thước vừa và nhỏ. Ví dụ như các chip Ryzen/EPYC của AMD, mỗi die chiplet khá nhỏ gọn (chiplet Zen 4/5 chỉ có diện tích 71 mm^2). Hay như die chip Raptor Lake của Intel, tuy lớn hơn, nhưng chỉ đạt 208 mm^2 (23.8 x 10.8 mm). Bạn có thể nhập thông số này vào công cụ, áp dụng D0 0.4 để thấy rõ sự khác biệt. Ngay cả trong mô hình tệ nhất, hiệu suất vẫn không dưới 30%.
Intel 18A vẫn đủ khả năng để sản xuất chip nhỏ ngay cả khi D0 là 0.4
Mẫu chip sắp tới của Intel, Panther Lake, theo thông tin từ các chuyên gia Photoshop, có kích thước khoảng 8 x 14 mm (112 mm^2). Dù D0 của Intel 18A vẫn giữ ở mức 0.4, mô hình tệ nhất vẫn cho hiệu suất trên 50%. Điều này chứng tỏ tiến trình này không tệ như nhiều người nghĩ (dù vẫn kém đối với các chip lớn, nhưng chỉ với một phần nhỏ của tổng thể).
Tổng quan lại, không chỉ riêng Intel mà bất kỳ hãng gia công chip nào cũng gặp phải vấn đề hiệu suất khi sản xuất chip lớn. Hơn 10 năm trước, TSMC cũng từng gặp khó khăn với quy trình 40 nm, khiến cho cả AMD và NVIDIA phải đối mặt với tình trạng thiếu sản lượng GPU. Mới đây, TSMC và Samsung cũng đã vất vả cải thiện hiệu suất 3 nm, chứng tỏ rằng mọi tiến trình bán dẫn đều gặp thử thách trong giai đoạn đầu. Vì vậy, việc Intel 18A chưa đạt hiệu suất tốt cách đây vài tháng là điều dễ hiểu.
Để cải thiện hiệu suất, cần có thời gian
